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做好靜電防護的重要性2020/03/02

什麼是靜電    

 

  Electrostatic discharge(ESD),靜電放電存在我們的日常生活之中。這是自由電荷在物體之間轉移後所呈現出的電性。不可避免的,我們一定經常會碰到以下的這些現象,尤其是在寒冷又乾燥的冬天,例如:我們穿脫毛衣時會聽見啪、啪、啪的聲響;梳頭時頭髮會飄起來;觸碰門把等金屬物品時會有觸電的感覺。這些現象小則只是帶來些許聲響,大則甚至會對人體帶來痛的感覺。

靜電產生的原因 〔1〕〔2〕 
 
  自然界中的所有物質都是由一種稱作為分子的粒子所構成的並且呈現電中性,而分子又是由一個或多個原子所組成的,原子裡又有帶正電的質子、帶負電的電子和不帶電的中子。在一般的情況下質子的數量會與電子的數量相同,所以物體會呈現電中性,即對外表現出不帶電的現象。當物質受到外來能量的影響,例如兩個不同材質的物體接觸摩擦,會使得其中一個物體失去電子進而帶正電,而另一個物體則會獲得同樣數量大小的電子而帶負電,依照其材質、表面粗糙、溫度等各種性質或參數而變化,若在分離的過程中電荷難以中和,電荷就會累積使物體帶上靜電。例如(圖一):用毛皮來摩擦塑膠尺的話,電子會從毛皮轉移到塑膠尺上,所以毛皮會帶正電,而塑膠尺會帶負電。
 
圖1
 
〔3〕除了摩擦起電,感應起電也是另一種能讓物體帶電的方式,如(圖二)所示〔4〕,當一帶電物體接近未帶電的金屬球時,金屬球會受到感應而被吸引,此時將金屬球接地,電子會從金屬球流到地或(從地注入金屬球),然後將地移除,金屬球就會帶上正電或(負電)了。當這些帶電物體接觸到導體時,由於物體會傾向於電中性,所以造成電流的產生。這些現象可能會導致數千伏特的電壓而使得我們日常使用的電子產品受到損害。
 
 
圖2

靜電防護的重要性
 
  西元1947年,John Bardeen和Walter Brattain在貝爾實驗室發現,當兩個金屬點被應用在鍺晶體上時,此時輸出端的訊號功率會大於輸入端的訊號功率。世界上第一顆電晶體就這樣被製造出來了。到了西元1959年,Dawon Kahng和Martin Atalla在貝爾實驗室第一次發明出金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET),至此鍺大量的被矽所取代,矽成為了半導體產業的基石。
 
  根據Gordon Moore的觀察,積體電路(Integrated Circuit,IC)上的電晶體數量大約每十八個月就會成長一倍,這就是著名的摩爾定律(Moore’s law)。電晶體尺寸不斷微縮的好處是能在相同大小的布局(layout)面積下,可以允許有更加複雜的電路;又或者同樣功能的電路但是能夠擁有更小的布局面積,進而達到降低成本的效果。
 
  互補式金屬氧化物半導體場效電晶體(Complementary Metal Oxide Semiconductor,CMOS)製程為了增加整合度及降低單位成本,元件尺寸越做越小,但伴隨而來的就是可靠度的問題。電晶體微縮的其中一個項目就是將閘極介電層越做越薄,我們知道閘極介電層一般是由二氧化矽所構成,它所能承受的電場強度大約是10 MV/cm,所以當閘極介電層的尺寸越小,其所能承受的崩潰電壓值越來越小,就越容易受到靜電放電的影響而增加失效的機率。現在電子產品的功能越來越多,相對應的input/output port (I/O port)輸入/輸出端也隨之增加,導致靜電更容易干擾或是損壞IC。ESD引起的產品失效問題對製造成本、產品品質可靠性、以及公司利潤的影響日益顯著,這也是最近為什麼靜電防護的問題越來越受到正視,靜電防護對於現今的電子設備具有非常重要的意義。(圖三)列出了各個領域因為元件失效而導致的退貨分析,在這些失效原因中因為ESD和EOS所造成的就高達58%,這些資料顯示出對於靜電防護我們仍有相當大的改善空間。〔5〕
 
圖3

靜電放電的模式 〔6〕
 
  ESD對電子產品的傷害一直是不容易解決的問題,正常操作下的電子產品一旦受到ESD作用時,常常會出現一些不穩定的情況,例如功能突然失常,狀況輕微則重新開機就能排除。情況嚴重則電子產品內的電子元件會無法承受ESD的電壓或電流而損壞。
 
  因為ESD產生的原因以及其對積體電路放電方式的不同,ESD目前被分類為以下三種:
(一) 人體放電模式(human body mode,HBM)
(二) 機器放電模式(machine mode,MM)
(三) 元件充電模式(charge device model,CDM)

人體放電模式:人體因為移動、摩擦或其他因素在人體上累積了靜電,當此人碰觸到IC時,人體上的靜電便會經由IC的腳位(pin)進到IC內部,再經由腳位放電到地(GND)。安培等級的瞬間放電電流可以在短到在幾百奈秒(nanoseconds)產生,並將IC內部的元件給燒毀。在HBM靜電電壓下,靜電放電電流與時間的關係如(圖四)。
 
 
圖4

機器放電模式:較容易在自動化的控制流程中發生,機器設備(例如機器手臂、夾具等)本身累積了靜電,當此機器碰觸到IC時,靜電便經由腳位進到IC內部,再經由腳位放電到地。由於多數機器為金屬所製造,所以等效電阻為0Ω,故其放電的時間更短,大約幾個奈秒到幾十個奈秒之間就有數安培的瞬間放電電流產生。由於MM比HBM更為短促,因此對IC造成的破壞也更嚴重。在MM靜電電壓下,靜電放電電流與時間的關係如(圖五)。
 
 
圖5

元件充電模式:IC因為摩擦或感應等因素造成靜電在IC內部累積,但在累積過中IC又未被損壞,此帶有靜電的IC若腳位接觸到地,其內部累積的靜電便會經由腳位從IC內部放電流出來。此模式的放電時間更短,大約在幾個奈秒之內。因為IC內部累積的靜電會因為IC本身對地的等效電容而變,而且等效電容也會和IC的擺放角度與位置以及IC所用的包裝形式有關,所以此放電模式難以被模擬。在CDM靜電電壓下,靜電放電電流與時間的關係如(圖六)。
 
 
圖6

ESD測試規格
 
  (表一)是IEC 61000-4-2模擬人體放電測試方法,總共分成四個等級,分別為釋放2kV、4kV、6kV和8kV的電壓,現今的系統通常都要求要達到等級4的程度。(表二)為經過ESD測試後,將產品功能受影響的程度分成四個等級。
等級A:產品功能在測試中及測試後完全可以正常操作,沒有任何異常出現
等級B:產品功能在測試過程中,會受ESD影響而暫時性的下降或失效,但是能夠自動回復
等級C:產品功能在測試過程中,會受ESD影響而下降或失效,且功能無法自動恢復,需要人為介入做重置(reset)的動作功能才能恢復
等級D:產品功能在測試過程中,會受ESD影響而下降或失效,且功能無法自動恢復,即使做重置的動作功能也無法恢復,代表產品已經損壞。
只有等級A和等級B是合格的,等級C和等級D則被評斷為不合格。〔7〕
 
表1
 
表2

靜電放電防護的基本概念
 
  靜電放電防護電路是積體電路上專門用來做靜電放電防護之用,此靜電放電防護電路會提供ESD的放電路徑、以避免靜電放電時、靜電電流流到積體電路內部而造成損害。靜電放電防護電路的配置如(圖七)所示,它會和所要保護的內部電路以並聯的方式連接 〔8〕。在一般正常操作情況下,靜電放電防護電路會呈現高阻抗的狀態讓電流能正常的流入內部電路,雖然仍然會有小的漏電流流經靜電放電防護電路,但理想上我們能將此時的靜電放電防護電路視為開路電路(open circuit)。而當有異常的高電壓出現時,靜電放電防護電路會快速地導通以提供一個低阻抗的路徑來讓ESD電流通過,如此一來可以避免大的ESD電流流進內部電路造成損害。另外靜電放電防護電路也會將過大的電壓箝制在一定的區間,避免電路內部的元件承受不住高電壓而造成閘極氧化層崩潰。
 
 
圖7

如何選擇靜電放電防護電路
 
  (圖八)為靜電放電防護電路的設計窗口示意圖〔8〕。VDD為電源供應電壓(power supply voltage)、Vh為握住電壓(holding voltage)、Vt1為觸發電壓(trigger voltage)、VBD為閘極氧化層崩潰電壓(gate oxide breakdown voltage)。靜電放電防護電路的設計窗口必須落在藍色虛線之內,首先握住電壓是箝制電壓(clamping voltage)的最小值,此值必須大於VDD,否則這樣的防護電路特性將使得實際系統應用下,第一,積體電路會發生栓鎖效應(latchup)的危險,再來在正常系統操作下,靜電放電防護電路可能會有被誤觸發的現象產生。觸發電壓是要讓靜電放電防護電路導通所需要的最小電壓,此電壓必須小於VBD,否則靜電放電防護電路尚未導通,積體電路內部元件的閘極氧化層即被此大電壓所損害。Ron是靜電放電防護電路的導通電阻,導通電阻越小越好,這樣當ESD發生時可以使得箝制電壓變得更小,產生的熱也更小,避免靜電放電防護電路損壞。
 
圖8
 
 
 
 
參考資料
[1] https://en.wikipedia.org/wiki/Electrostatics 
[2] http://www.baike.com/wiki/%E9%9D%99%E7%94%B5 
[3] http://activity.ntsec.gov.tw/web/show.asp?ph10 
[4] http://www.phyworld.idv.tw/Nature/Jun_3/B5_CH4/B3_4-1_POINT.pdf 
[5] Amerasekera, E. A. and Najm, F. N., Failure Mechanisms in Semiconductor
   Devices, John Wiley & Sons, New York, 1997 
[6] http://www.ics.ee.nctu.edu.tw/~mdker/ESD/index/index2.html
[7]http://www.digitimes.com.tw/tw/dt/n/shwnws.asp?id=0000160028_COJ1T6HK  
   1WRFXA97F4HMK 
[8] C.-Y. Lin, P.-H. Chang, R.-K. Chang, Ming-Dou Ker, and W.-T. Wang, “Vertical SCR structure for on-chip ESD protection in nanoscale CMOS technology,” Proc. of  International Symposium on Physical and Failure Analysis of Integrated Circuits (IPFA), Hsinchu, Taiwan, Jun. 29-Jul. 2, 2015. 
 
 
 
 

 

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