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SCR架構ESD保護元件的閂鎖效應2019/10/02

摘要:

現今先進製程的進步對於晶片中的高速介面的影響與日俱增由於製程微縮使得晶片對於ESD/EOS的耐受力下降以致於更容易受到外在突波損傷設計研發足以面對這種趨勢的保護元件益發成為IC設計工程師的挑戰當我們使用具有 SCR (Silicon Controller Rectifier) 結構的ESD保護元件時 I-V 曲線具有snap-back的特性(如圖一) 本文將會說明SCR 架構之ESD保護元件特殊的I-V特性與閂鎖效應的關係,闡述發生閂鎖效應的條件以及如何避免發生閂鎖效應

 

 

 圖一. SCR TVS I-V 曲線

 

 

 

閂鎖效應的定義

  要形成閂鎖效應必須透過突波的觸發使保護元件進入導通狀態像是ESDsurge或是EMI造成的感應電壓等。如閂鎖效應被觸發,即使是外界的突波已經衰減,但ESD元件依舊會處於導通的狀態,這就是閂鎖效應典型的現象 (如圖二)

 

 

 

 

圖二. SCR TVS持續維持在導通狀態

 

 

  如果外界的能量來源提供足夠的bias電壓(Vbias)bias電流(Ibias) 施加在TVS之上如此將會使元件持續維持在導通狀態無法被截止需同時滿足下兩個條件才能使元件持續發生閂鎖效應: Vbias > VholdIbias > Ihold如果要將閂鎖效應解除,必須使系統斷電,亦或使Vbias < Vhold或是Ibias < IholdTVS持續在導通狀態會使得電流大量經由TVS流向GND,使得TVS持續升溫甚至燒毀。另一個顯著的影響是由於TVS持續導通的關係,訊號線或電源的位準被箝制在低電壓,使得訊號無法正常傳輸或是電源平面無法達到正常的電壓位準造成系統異常。

  

如何降低閂鎖效應的風險?

  由於CMOS製程持續不斷的推陳出新使得IC本體的ESD耐受度不若以往所以改善外部TVS保護元件的箝位電壓 (Vclamp) 就扮演著更重要的角色 但如果為了追求更低的箝位電壓而使得Vhold < VbiasTVS 將曝露在發生閂鎖效應高風險之下(如圖三)

 

  

 

 

圖三. Vhold超出安全操作區間

 

 

    (如圖四) TVS 的安全操作區間介於信號傳輸的電壓區間(VDD+10% )以及後端IC發生硬體毀損的電壓區間(Vmax)之間

 

  

 

  圖四. Vhold於安全的操作區間

 

 

  晶焱科技確保TVSVhold必須大於Vbias以提供客戶無閂鎖效應風險的TVS

 

閂鎖效應的真實案例

  USB Type-C現今已廣泛被應用於各式電子產品之中其中在Type-C連接器中的CC腳位可被用來偵測辨識外部的裝置,而CC腳位最高可達5.5V的電壓位準TVS晶焱科技設計一套實驗來證明SCR TVS如不符合Vbias < Vhold,將有極大風險發生閂鎖效應。

 

   我們取用一TVS(非晶焱科技產品) Vhold=2.5V < Vbias =5V=VDD (如圖五)來進行實驗。我們使用電源供應器施加5V/30mA的能量,並使用靜電槍觸發此TVS(如圖六)

   

 

圖五. Vhold< Vbias TLP I-V曲線

 

 

 

圖六. 使用靜電槍觸發TVS發生閂鎖效應,測試條件為 5V/30mA

 

  在ESD突波注入使得TVS導通之後我們可以發現到原5V的位準陡降至其Vhold 的位準2.3V(如圖七)此現象不僅影響了正常的訊號傳輸,也會使得TVS曝露在燒毀的風險中。

 

 

圖七. 5V位準被箝制在2.3V

 

    此實驗點出了VrwmTVS規格書中一個很關鍵的參數舉例來說有的規格書中會標註其操作電壓為 Vrwm=5V Vhold=2.5V。在此條件下如系統工程師使用此顆元件用於直流電源或是具有高直流電流的應用線路上,將使得TVS有很高的風險會發生閂鎖效應。我們可以另外參考以下的實驗晶焱科技使用AZ5B75-01B來進行相同的實驗AZ5B75-01B的特性為 Vhold > Vrwm(如圖八)

 

圖八. AZ5B75-01B TLP I-V曲線

 

  我們同樣注入ESD突波至AZ5B75-01B並觀察單體的反應。以下表格為測試結果。(如圖九)

 

 

圖九. ESD突波衰減之後AZ5B75-01B沒有發生閂鎖效應的現象

 

 

  我們可以發現AZ5B75-01B持續維持在5V的位準,沒有任何異常現象。晶焱科技保證不提供具有latch up風險的產品,在設計時即確保Vhold > Vrwm來隔絕任何發生閂鎖效應的可能性無閂鎖效應風險的 TVS可以確保系統產品的穩定運作採用晶焱科技的產品將是您最好的選擇

 

 

 

 

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