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7奈米延伸至系統端的靜電保護條件2019/09/06

 

  隨著物聯網(IoT)及人工智慧(AI)的蓬勃發展、5G即將商轉的議題發酵帶動下,消費者對於快速運算的需求與日俱增,為了滿足終端的需求,系統業者無不致力開發運算效能更強的商品以求占得市場先機,其中CPU的運算功能高低就扮演著極重要的角色,例如:蘋果A12處理器、AMD Vega 20繪圖IC、寒武紀AI晶片等,皆採用TSMC 7nm製程作為其設計架構,其優勢為可以增加CPU的運算效率、降低整體耗電量、並且晶片體積縮小也增加了設計系統產品的彈性。

 

  7nm製程的IC滲透程度相當廣泛,比特大陸的新款ASIC(特殊應用積體電路)即採用7nm 鰭式電晶體(FinFET),加強運算速率以符合挖礦的需求;因應電競市場及高階繪圖需求,提供高效的解析度和低延遲的影像品質已是GPU廠商最基本的自我要求,為提供更有競爭力的畫面輸出,例如nVDIA採用極紫外光(EUV)微影製程技術製作其下一代7nm Ampere系列繪圖晶片,一方面提升整體效能,再者是力求降低IC功耗,使搭載其GPUNB等載具能有更長的battery life的表現。現今舉凡資料中心、手機、PCAI等領域,皆已應用最新先進製程來實現硬體性能的需求,不斷在製程上進行微縮、提升良率也是各家半導體代工廠持續維持競爭力的目標。

 

  然而CMOS製程的演進雖提升了其效能及功耗但也有其可靠度的問題。由於採用先進製程技術製造的晶片電路中的閘極氧化層較薄,以致於在相同電壓條件下所造成的電場強度更強,使得閘極氧化層更容易受到遭受損壞。這也是為何元件尺寸下降的同時,靜電防護能力也隨之下滑,導致增加IC毀損機率的主因。尤其現今系統產品講求輕薄可攜PCB板的元件密度提高,對於ESD所帶來的威脅愈發不可小覷

 

  隨著系統產品廣泛採用7nm處理器,維持其運作所需的電壓也以3.3V以降的低電壓為主,像是2.5V1.8V1.2V不等,低電壓帶來的優勢就是功耗降低,但對於電源雜訊的容忍度也隨之下降,另外處理器遭受到突波時,也更容易導致software fail乃至hardware fail,而手持式產品頻繁的對電池充放電,也提高了EOS對電源分布系統的威脅,為了因應ESD/EOS在電源端的挑戰,晶焱科技針對電源的防護需求,特別研發出針對低電壓的ESD/EOS防護元件(如圖一),可依照不同的電壓需求做防護。早期採用Zener diode作為電源端的防護元件的缺點就是其漏電流較大,約為1mA左右,而晶焱科技所開發的TVS元件漏電流僅為1μA以內,對於講求省電的手持式產品而言,能提供更有競爭力的漏電流控制。而現今的電子產品PCB layout的空間較無餘裕,對於系統設計工程師來說,小的封裝尺寸將更容易置入系統中,以實現完整的ESD/EOS保護。晶焱科技所推出的AZ6225-01FAZ6118-01FAZ6112-01F低壓解決方案封裝大小僅為0402(1.0mm x 0.6mm)、單體ESD耐受Air/Contact達到30kV,為兼具低箝制電壓且帶有高EOS防護的TVS(如圖一)

 

  針對先進製程會遭遇到的各種ESD/EOS威脅,此一系列低電壓TVS可提供最全面的防護來提高電子產品的穩定度及可靠度。晶焱科技持續關注市場需求,開發出能對治客戶問題的防護元件,力求使電子產品在市場上保有優良的商譽。

 

低壓TVS.jpg

圖一、Amazing低電壓TVS解決方案

 

 

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